DRVDISA
接口使能电路
整体电路 symbol：
- 引脚定义：
- CLK：Ctrl_Logic 输出的控制信号
- DET1：检测 BH1 电平有没有到 VREG
- DET2：检测 BH2 电平有没有到 VREG
- ENN0：ENA 使能模块输出的使能信号
- ENN1：欠压锁定信号
- ENN2：VREG 过压信号
- NIBI：负温偏置电流，用于产生镜像偏置，控制内部电路延迟时间
- DRVDIA_A：外部接口使能引脚接入信号
主要功能
DRVDIS 为输入信号使能引脚，允许关闭所有 MOSFET 通道的输出。
接口电路
其输入信号检测 VREG 分压后与 VS 电源电压分压后比较，作为此模块的使能，并经过一系列延迟及以上各电平信号的逻辑运算输出信号 Z 给控制逻辑电路及 Input_Contrl 模块，且 DRVDIS_Z 为 DRVDIS_A 的同相输出，直接控制 Input_Contrl 电路使能四路输出。
对 DRVDISA输入信号从低电平跳变至高电平进行仿真，对功能实现进行验证：
